一种带预置电路的自适应电压缩放降压变换器外文翻译资料

 2021-11-07 10:11

英语原文共 7 页

一种带预置电路的自适应电压缩放降压变换器

罗平、王东军、彭宣林

(中国电子科技大学电子薄膜与集成器件国家重点实验室, 成都 610054)

摘要

本文提出了一种具有预置电路 (P-AVS) 的自适应电压缩放 (AVS) 降压变换器, 该变换器能够自适应地快速缩放输出电压。本设计提出了一种基于P-AVS 的脉冲宽度调制 (PWM) 降压电路,将其电压调节回路分为粗调节回路和细调节环路, 可根据负载状态自适应地调节参考电压。粗标度回路可根据负载的工作频率, 通过预设模块快速设置参考电压的粗值, 并设计了细尺度环路对电压进行精细标度。设计的P-AVS降压变换器,采用0.13 mm标准CMOS工艺中制造,具有 3.3 v输入和2MHz开关频率。输出电压0.7 v~1.5 v,负载频率30MHz~120MHz。与典型的 AVS 降压相比, 本课题所设计的 P-AVS 转换器时间可以节省17毫秒, 电压范围从0.7 v扩展到1.1 v。

关键词:自适应电压缩放 (AVS), P-AVS, 粗标度环路, 精细结垢环路, PWM 调节器, 快速响应。

一. 导言

随着便携式应用的快速发展和可穿戴设备的出现, 因为这些应用由电池提供能量, 最大限度地降低这些应用的能耗显得非常重要。另外为了降低电子产品的能耗, 延长电子产品的耐久性,还需要降低各种电子产品如CPU 和SoC中电子元器件的能耗。本文提出并开发了多种的节能技术。

数字电路的总能耗可以表示为式(1), 它由动态能耗Ed和统计能耗组成,其中Vdd、f、Ceff分别是数字电路的工作电压、工作频率、平均开关电容和有源系数。k和LDP是印象数字电路的结构和数字电路关键路径的深度有关的因素。n和VT分别是子阈值斜率因子和热电压。Ed主要是由逻辑门开关电容的充放电引起的, 被认为是主要的耗能元件。Es主要是由子阈值泄漏引起的。根据式(1), 通过降低Vdd和f, 可以显著降低数字电路的总比。

本文还提出了动态电压频率缩放(DVFS)技术, 通过降低电源电压Vdd或工作频率来降低数字电路的功耗。然而, 数字电路的Vdd是根据DVFS中数字电路的现状进行被动缩放的, 而Dvfs依赖于查找表, 并需要在开环配置下运行。因此, 即使在实际工作的很少出现最坏情况裕度, 在DVFS 中, Vdd的最坏情况电压裕度也是是必需的。

自适应电压缩放 (AVS)技术因为是闭环电压调节比DVFS更有效。实际上, AVS 的雏形被认为是一种全数字自适应电源调节器, 它利用电压控制振荡器 (VCO) 将输出电压与期望频率相比转换为反馈频率。但对于数字, VCO的电压系数不能自适应调节。同时, 本文提出了一种采用松弛时间检测器和电压调节器的全数字AVS, 通过工艺、电压、温度和频率变化来调节负载所需的最小工作电压。然而, 全数字AVS的结构过于复杂, 额外的功耗大。而基于脉冲跳变调制 (PSM) 模式的AVS降压变换器具有灵活的占空比,变换器简单, 电压纹波较小。然而, 这种带FD-PSM的AVS 变换器只能在不连续传导调制 (DCM) 下工作, 响应速度较慢。为了进一步降低数字电路的能耗,提出了基于自适应电压标度技术的最小能量点跟踪方法。但这一技术主要涉及降低数字电路的功耗, 输出电压的调节速度几乎被忽略。双环路控制的DVS转换器, 可以提高DC-DC变换器的响应速度,。但双环DVS转换器仍具有开环特性,这是一种支持dvs的DC-DC转换器的数字控制器, 该控制器具有优化的ADC, 可对处理器负载的电源电压和时钟频率的变化做出更快速的动态响应。但是, 这种基于延迟线的优化ADC的结构过于复杂。

基于上述原因, 本文提出了一种新型的具有预设电路 (P-AVS)的AVS降压变换器, 该变换器包括粗、细缩放环。粗调节回路可根据数字负载的工作频率浮动, 通过预设模块快速设置Vref的粗值, 提高输出电压Vout的调节速度。设计细调节环路自适应、精细地缩放Vout, 利用延迟线检测器和判断电路模式, 可以显著降低最坏情况下的电压裕度。最后, 提出的 P-AVS 降压变换器实现了输出电压调节速度的提高和负载电源电压的显著降低。

本文的结构如下。设计P-AVS的结构和原则见第二节。第三部分介绍了所提出的P-AVS变换器中关键子电路的实现。第四节介绍了整个PAVS变换器的仿真和实验结果。第五节给出了结论。

二. 设计的 P-AVS 降压转换器的结构和原理

典型的AVS降压变换器的结构可以用图1(a)来概括。当降压变换器的Vref是恒定时, 产生一个内部Vout调节回路。因此设计了一个外部电压标度环路, 当Vref随数字负载的工作频率浮动变化时, 可缩放Vout。

为了提高自适应电压标度速度, 本文提出了一种新的P-AVS, 其结构在图1(b)中进行了说明。在新型P-AVS变换器中, 外部Vout缩放环被分离为Vout 粗缩放环和Vout细标度环路, 可分别为Vref的选择提供粗Vref1和细Vref1。此外,选择模拟脉宽调制 (PWM) 控制器作为内部Vout调节回路,, 而不是PSM或数字PWM (DPWM) 方案, 使降压简单。

图2给出了P-AVS降压变换器的更多细节。图2中的过冲块, 包括预设块、多路复用器 (Mux)、比较器(Comp),校正算法块和带有判断的改进的 Delay-DT, 在P-AVS中进行了专门设计, 并与典型的AVS转换器进行了比较。PWM 控制器和降压变换器的功率级形成了一个传统的具有Vout调节回路的PWM降压变换器。预设和Mux块构成一个粗缩放路径, Comp和数字控制块组成一个细缩放路径。此外, 粗缩放路径、DAC、PWM控制器和降压转换器的功率级形成了粗缩放环路, 即外缩放回路。细缩放环路由细缩放路径、DAC、PWM控制器和电源级组成, 后者形成内部缩放环路路由。有了两个电压缩放回路, 传统的PWM降压成为快速响应和高效的AVS降压。

根据AVS的原理, 在工作负载状态下, 有合适的工作频率和最小工作电压 Vm, 以极大地降低数字负载的总能耗。而Vm与所占的vm相对应。这里, f也是图1中的浮动。为了简化负载, 一个数字编码信号c5;c1,对应于浮点, 将被导入到DCO块在我们提出的P-AVS电路。如果浮动发生变化, 代码c5;c1将改变, 那么, fref将改变。数字负载的工作电压Vdd只是AVS变换器Vout的输出电压。因此, 代码c5;c1更改意味着Vout应该被缩放。如果电流Vout远离Vm, 粗环路首先快速将Vout缩放至接近粗Vref。然后, 精细循环将Vout缩放至Vm。具体而言, 当Vout远离Vref时: Vout lt; Vref lt; V1 或Vout gt; Vref V2, 只有粗缩放环路运行以调节占空比D和Vout。当Vout关闭到Vref时, Vref V1 lt; vout lt; Vref V2, 精细的缩放循环将Vout缩放为Vm近似值。数字负载的Vm取决于特定浮子上数字负载的临界路径的长度

图3绘制了所提出的P-AVS电压缩放流程图, 显示了P-AVS的工作原理。当数字负载的浮动进行缩放时, 应缩放Vdd, 这意味着所提出的P-AVS 转换器应缩放其Vout。所以, 首先, 一个新的数字代码c5;c1被发送到预设块, 粗缩放启用标志C _ en设置为1。然后, 预设块改变D6 d6的输入数字信号;d1根据当前 c5的值;c1和最后d6;d1快。DAC块生成一个新的 Vref。PWM 控制器在功率级调制开关电源 MOSFET的占空比d, 然后发出一个新的Vout

在粗缩放之后, Comp 块判断式(2)是否成立。如果式(2)不成立, P-AVS 转换器将作为传统的 PWM 降压转换器连续调节Vout。除非式 (2)成立, 否则数字控制块将加入刻度电压。

式(2)成立 后, 将允许标志f _ en的精细循环设置为1, 然后启用DCO、延迟-dt和判断, 并启用校正算法块。因此, DCO接受c5;c1, 并发出时钟信号clk, 其频率是所需的fref。延迟-dt 和判断块检测检测信号是否可以通过延迟线, 这是数字负载的恢复。如果延迟 Dt 和判断块的输出逻辑较低, i: e. et. doutxutcutx0, 则表示当前Vout较低, 数字负载无法在当前fref正常工作。然后, 数字校正算法块将修改DAC的输入值, 并更改Vref。如果延迟dt检测器的输出逻辑较高, 即 i:e: dout增幅1, 则意味着当前 Vout 较高, 并且Vout可以稍微降低一点, 直到 Vout刚刚满足当前fref 实现当前任务的数字负载。因此, 电压缩放过程结束。

Vout的调节速度可以表示为式(3)。其中, Kp是PWM控制器的转换功能, ti 是每个步长输出电压变化的调节时间, 'e = vout vref i'。对于粗缩放路由, 在精细缩放状态下, 每个步骤 vout i的设置值 (vref i)是较大的值, 而不是1位更改。因此, 所提出的P-AVS变换器的调速速度较快。

三.提出P-AVS中的关键子电路

1. 预置块所提出的P-AVS的主要特点是, 通过粗标度环路可以提高电压缩放速度。预设块的功能是式(2)在不启用数字控制块的情况下提前设置 Vref 的粗值。为了快速设置粗Vref,预设块只改变3个较高的d6位; ;d1在图1中。节约运行时间6; ;d1至少是:其中td是延迟线检测的平均时间。图4和图5分别介绍了预置blck的原理和原理图。假设P-AVS中Vout的缩放r设计为0.7 v到1.5 v。而该地区分为两部分:一部分是0.7 v至1.1 v,另一部分是1.1 v至1.5 v。预设块比较cu的值;c1到d6的最高位的最后一个值;d1第一。如果 c5 [n] gt; d6[n 1] (i:e:, c5[n] = 1, d6[n 1] = 0), 则预期的Vout属于(1.1 v, 1.5 v], 预设块设置d6d5d4=100。如果c5[n] lt; d6[n 1] (i:e: c5[n] = 0, d 6[n 1]=), ed Vout属于 [0.7 v18v], 预设blck设置d6d 5d4 = 011。如果c5[n] = d6[n 1], 则预设blck保持3位高d6的值;d1。中。预设块的lo可以用式(5)来表示。

2. 延迟dt和判断模块为了消除最坏情况差的子集, CPR延迟线在典型的 AVS中得到了广泛的应用。可编程的关键路径仿真器道具可以很好地跟踪实际的关键路径最大限度减少缩放电压裕度。电源电压控制方案, 这采用了一个通用延迟而不是复制延迟线, 已经开发来监控关键路径延迟。在这篇论文中需要一个简单可靠的延迟DT和去判断t块, 一个是如图6所示。类似于 Ref.[5] 和 Ref.[14] 的延迟 dt 用于测试测试道具在关键路径延迟中的松弛时间。在图6中, 时钟信号clk表示数字时钟的操作时钟负载, Vf b是当前Vout的反馈。如果Vf b高于负载的最大负载, 则测试信号clk _ q可以传播关键路径延迟e, 这是Cpr。然后输出等于1。但是, 如果 Vf b比负载的最快频率小, 测试信号clk _ q不能在临界路径延迟线上支撑, 然后超过0。如果Vfb正好适合ad的要求,会出现1或0交替。判断块是专门设计的, 在给定的时间内, 它可以消除来自h的干扰。Vf b的频率波动, 如图7。图7描述了延迟dt和判断块的仿真结果。当fref在100毫秒时从52MHz更改为377mhz, P-AVS 降压Vf b由0.85 v缩放到0.75 v, 其开关频率为2MHz。当Vf b靠近Vm时, 输出信号会有震荡,同时, 在dout信号中没有震荡。可以看出, 设计的延迟dt和判断块可以找出适合给定的fref的Vm。

3. 校正算法块修正算法块的主要功能是接收d6的3个高比特信号;d1从预设块和输出延迟dt和判断块生成, 然后发送新的控制信号d1;d1至Dac。因此, Vout由在精细循环中的块进行精细缩放, 如图2所示。将更正d6的值;d1根据 d1。如果它意味着当前的Vout不满足负载的要求, 并应增加Vout。所以, d6; ;d1 应加上1。重复缩放过程直到dout=1。然后, 校正算法应停止到正确d6; ;d1值。修正算法如图8所示。图9(a) 给出了提高Vref的校正算法的仿真结果。图9中的信号从上到下, 分别为F _ en, d6;d5;d4;d3;d2和d1。下降是扩大/缩小规模的标志。F _ en 是一个使能信号缩放。D6;当d1在3ms 时发生变化时, d1开始发生变化。几个循环后, d6;d1 从100000更改为110010, 这意味着相应的Vref与110010的设计自由相匹配。图9(b)显示了修正算法的仿真结果减少Vref。D6;d1 从3ms时的f _ en = 0100000,结束时变成001111,记录了Vref 匹配设计的fref。

四、全 P-AVS 转换器的仿真与实验

本文提出的P-AVS 降压变换器是在标准的0.13 MMCMOS工艺中设计的。图10显示了模具微图照片, 布局的整个区域为1321毫米,1383mmms=1.827 mm2, 其中包括电源设备。在AVS降压中进行了具有和不具有粗缩放环的仿真。AVS降压具有3.3 v输入电压和2MHz开关频率。图11给出了电压缩放过程。首先, 显然AVS 函数是有意义的。当ref增加或减少, Vout可以放大或缩小。在100毫秒时, fref从30.6 mhz更改为78.4 mhz, 并在200ms时使用42.8 mhz。可以看出, Vout经稳定AVS缩放后分别为0.7 v、1.1 v和0.8 v。这些稳定的Vout 正好适用于相应自由时的负载要求。其次, 图10中的第一条曲线是没有粗缩放路线的Vout, 第二条曲线是无粗缩放路线的vout。图

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