披头士架构外文翻译资料

 2022-03-22 09:03

Digital audio broadcast VA1010

Rev0.1

For Internal Use

Revision：0.1

copy; Copyright 2005, njg Technology Co., Ltd

All Rights Reserved

Beatles architecture

Overview

BEATLES deals with DAB/DMB digital base-band signal. The input is 10bit A/D sampled digital signal; the output is configuration information, channel status, Service Information, DAB Audio Frame and Data Stream.

Adopt Altera EP2S60F1020C4 DSP Develop Kit in beatles demo platform, which support 12bit A/D，10/100M Ethernet interface.

RF module

Future Wave

DAB FPGA Board

Ethernet

Altera development board

Figure ‑ Beatles system

Software development includes firmware of the board and application program in PC.

Adopt MicroC/OS II, LWIP in Firmware platform. For memory, it uses the SRAM/SDRAM on the development board.

Firmware architecture is shown as follows.

Figure ‑ Firmware architecture

PC application program is based on WinXP, which provide GUI, network communication, audio decoder and player.

Features

  • Full compliance with ETSI EN 300 401
  • Digital Audio Broadcast (DAB) full-capacity demodulator and decoder with up to 2 channels concurrent decoding capacity
  • On-chip MPEG L2 Audio decoder
  • FIC information available and On-chip FIB CRC
  • Automatic detector for null symbol and DAB mode
  • On-chip synchronization/tracking function
  • Equal and unequal error protection supported
  • Dynamic multiplex reconfiguration supported
  • On-chip serial interface (4-wire SPI mode) to an external Man Machine Interface (MMI) amp; CPU and data receiver
  • 100K logic gate count in ASIC implementation
  • Automatic power saving feature
  • Sharing input clock frequency with DAB RF module, 24.576 MHz

Signal list

Table ‑ Signal list of Beatles

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数字音频广播va1010

rev0.1

内部使用

修改：0.1

copy;版权2005，南京科技有限公司Ltd

保留所有权利

披头士架构

概述

披头士是DAB/DMB数字基带信号。输入的是10位A/D采样的数字信号；输出配置信息，信道状态信息、服务信息、DAB音频帧和数据流。

采用Altera公司的ep2s60f1020c4 DSP开发套件在披头士的演示平台，支持12位A/D、10／100M以太网接口。

RF模块

本波

DAB FPGA 板

以太网

Altera公司的开发板

图片1-1 披头士系统

软件开发包括主板固件和应用程序在PC.

采用该系统，在硬件平台的LWIP。内存，它使用的SRAM / SDRAM的开发板。

固件架构如下所示。

Port name

I/O

Width

Type

Pin number

Description

Clock Generation and management interface

XTALI

I

1

Crystal oscillator input pin. Typically a fundamental XTAL oscillator is connected between the XIN and XOUT pins.

XTALO

O

1

Crystal oscillator output pin. Typically a fundamental XTAL oscillator is connected between the XIN and XOUT pins.

XVSS

I

1

Crystal oscillator power

XVDD

I

1

Crystal oscillator power

XIOVSS

I

1

Crystal oscillator I/O power

XIOVDD

I

1

Crystal oscillator I/O power

EXTCLK

I

1

Auxiliary XO external clock. An external clock can be used instead of the crystal oscillator. This pin is operational with CLKSEL is set to lsquo;1rsquo;. Typically the input clock frequency is 24.576MHz.

CLKSEL

I

1

External XO clock select. When set to lsquo;1rsquo;, it selects the CLKI as a clock, otherwise the crystal oscillator is used

PLL Interface

VDDA

I

1

Analog positive supply voltage for the PLL. VDDA is typically 3.3V.

VSSA

I

1

Analog ground for the PLL.

Internal ADC Interface

VINP

I

1

Differential analog input

VINN

I

1

Differential analog input

VCM

I

1

Voltage command mode – Voltage pull up to VINN-VINP

VREFN

I

1

Differential voltage reference

VREFP

I

1

Differential voltage reference

VBG

I

1

Bandgap reference voltage

IBEXT

I

1

Test monitoring IBIAS current for ADC

AGND

I

1

Analog ground

AVDD

I

1

Analog supply

AGNDREF

I

1

Clean analog ground

External ADC Interface

ADC_CLK

O

1

ADC sampling clock output (8.192 MHz)

ADC_D9

I

1

ADC data input, bit 9 (MSB)

ADC_D8

I

1

应用任务

TCP/IP堆栈

C标准图书馆

ucOS-II

HAL API

UART驱动

以太网驱动

披头士驱动

其他驱动

网件输入/输出子系统处理器系统硬件

图片 ‑固件架构

上位机应用程序是基于操作系统，提供图形用户界面，网络通信，音频解码器和播放器。

特点

  • 完全符合ETSI EN 300 401
  • 数字音频广播（DAB）多达2个通道并行解码能力满负荷的解调器和解码器
  • MPEG音频解码芯片上的L2
  • FIC的可用信息和芯片FIB CRC
  • 自动检测空符号和DAB模式
  • 跟踪功能的芯片同步
  • 相等和不等差错保护支持
  • 动态复用配置支持
  • 芯片串行接口（4线SPI模式）到外部的人机界面（MMI）和CPU和数据接收
  • 100K的逻辑门数在ASIC实现
  • 自动省电功能
  • DAB射频模块共享的输入时钟频率，24.576兆赫

信号列表

表‑ 披头士信号表

端口名称

I/O

宽度

类型

针数

描述

时钟生成与管理接口

XTALI

I

1

晶体振荡器输入引脚。通常是一个基本的XTAL振荡器连接之间的新和XOUT引脚。

XTALO

O

1

晶体振荡器输出引脚。通常是一个基本的XTAL振荡器连接之间的新和XOUT引脚。

XVSS

I

1

晶体振荡器的功率

XVDD

I

1

晶体振荡器的功率

XIOVSS

I

1

晶体振荡器输入输出功率

XIOVDD

I

1

晶体振荡器输入输出功率

EXTCLK

I

1

辅助外部时钟。一个外部时钟可以用来代替晶体振荡器。这是操作CLKSEL引脚被设置为“1”。典型的输入时钟频率24.576mhz。

CLKSEL

I

1

外部XO时钟选择。当设置为“1”，选择clki作为时钟，否则用晶体振荡器

锁相环接口

VDDA

I

1

模拟正电源电压的PLL。VDDA是典型的3.3。

VSSA

I

1

模拟地面的PLL。

内部ADC接口

VINP

I

1

差分模拟输入

VINN

I

1

差分模拟输入

VCM

I

1

电压命令模式–电压拉到vinn-vinp

VREFN

I

1

差分基准电压

VREFP

I

1

差分基准电压

VBG

I

1

带隙基准电压

IBEXT

I

1

试验监测伊维亚斯电流ADC

AGND

I

1

模拟地

AVDD

I

1

模拟电源

AGNDREF

I

1

干净的地面模拟

外部接口

ADC_CLK

O

1

ADC采样时钟输出（8.192兆赫）

ADC_D9

I

1

ADC的数据输入，9位（MSB）

ADC_D8

I

1

ADC数据输入，位8

ADC_D7

I

1

ADC数据输入，位7

ADC_D6

I

1

ADC数据输入，位6

ADC_D5

I

1

ADC数据输入，位5

ADC_D4

I

1

ADC数据输入，位4

ADC_D3

I

1

ADC数据输入，位3

ADC_D2

I

1

ADC数据输入，位2

ADC_D1

I

1

ADC数据输入，位1

ADC_D0

I

1

ADC数据输入，位0 (LSB)

外部存储器接口

DATA_EXI

O

8

外部SRAM数据输入

DATA_EXO

I

8

外部SRAM数据输出

ADDR_EX

O

20

外部SRAM地址总线

NWR_EX

O

1

外部SRAM写选通

NRD_EX

O

1

外部SRAM读选通

NCS_EX

O

1

外部SRAM芯片选择

自动增益控制接口

W_AGC

O

1

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