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高效的基于FPGA的通信系统高斯白噪声发生器
摘要：本论文介绍了一种高精度高斯噪声发生器的模拟并且在FPGA进行优化应用。提出的仿真基于Box_Muller算法，利用只读存储器表格和随机存储器进程实现。通过积累，中心极限定理应用于Box-Muller算法输出的高斯分出。在提出算法后，本论文分析了不同噪声在不同噪声信号下的效率。并且介绍了如何在FPGA中的构思。最后介绍了本实验结果的意义。
引言：
对通信系统快速建模需要高效的工具来测评传输算法的性能。例如，误码率为，就必须进行由于在现代系统中许多参数值都很高（取样频率，数字格式，载波分辨率，舍入与定量）。在性能和复杂性中寻求一个最适合的方案并不重要，仿真一般是最后用来执行此任务的方法。为了避免软件延迟，会运用一些硬件延迟。因此用FPGA进行仿真。建立一个综合版本的信道模型来测试一个高速系统性能。主要的困难是模拟信道，要求一个高准确滴的高斯白噪声发生器。
- 小数点后第的B个比特（2至10）
- 一个正态分布，高于4倍的标准差，与理想分布差距小于0.1%
- 周期高于
- 一个平稳的频率普
- 高取样速率（大于10MHZ）
本文侧重于FPGA实现的AWGN发生器的（即FLEXlOK或者Altera的APX2[2]）为了再现架构。本文结构如下：第2节简要回顾，第3节中描述的AWGN发生器的整体架构提出的方法，第4节给出了LFSR（线性反馈SHIR寄存器）的优化，第5节给出了设计结果。
2.分加性高斯白噪声参考建模设计
高斯白噪声取样分为两个步骤。首先量化的Box-Muller算法用来得到一个近似高斯分布。第二，几个样本值得以积累最后得到最终值。这最后一步的目的得到是平稳的的量化结果（中心极限定理）。
2.1Box-muller方法
Box-Muller方法广泛运用于软件仿真。它生成一系列高斯分布的随机序列N（0,1）X1与X2来自次分布有以下公式：
（1）和（2）使用预计算值中提出的量化结果。它是基于分布[0,1]的非均匀量化，使X1为很小的值。非均匀量化是通过[0,1]的递归划分获得。分布[0,1]首先在相同长度的16个子段划分，划分为16分，然后再次细分为16个子段等。这种操作被执行K次。16位的ROM用于存储函数f（x）以上使用分区的每个级别的量化值。
其中，r1和K（分区级）之间变化，秒之间1和15（子段号）根据S变化而变化;0和1之间的实数，给出了该段中的样本位置。Fr(s)是编码2 m比特，2的整数部分获得到0-4，m表示小数部分。 [R[X]表示的最大整数大于x使用K 4位随机发生器RG，R = l..K。得到变量XI。g（x）的量化是使用余弦函数的对称性简化，段[0,1/ 4]被细分为256个子段。我们定义为D，一个8位的随机变量。G(x)量化为：
式子中与方程5中的有着相同的意义。G(s)编码为1 m比特。1比特会得到，m比特则针对小数部分。
输出样本n通过使用一个随机变量得到，在函数P（r,s）为1时：
2.2叠加方法
图一中的曲线对分布与表格1中的参数BM进行对比。高斯分布N（0,1）使用相关误码率
表一BOX-MULLER加性高斯白噪声特性
为了使分布曲线BM，大量的独立BOX-MULLER变量A需要积累来产生简单样本。积累后的结果分布BM2和BM4分别取A=2和A=4，结果在图1中展现。
图一X（x）=BM1(a),Bm2(b)和BM4（c）结果图
3总体框架
如图1所示，结果可以通过设定参数K=5，m= 7。这意味着FrROMS需要“（2 M）* K =45“个逻辑单元”获得。一个256字节的RAM可用于GROM（M=8-1= 7）。所有这些参数对应于上述表1。它们的性能和FPGA的复杂性之间的良好平衡。一旦BOX-MULLER变量产生一个中断，则可以根据所需的准确性依照小数点后只保留B比特来实现成。在我们的例子中，我们截取小数点后得到6位。当符号位为1时，一用于获取负值。因此平均值为，而不是0积累之前的结果。堆积后的平均值和标准差由下式给出：
为了尽可能接近高斯分布，必须在收尾阶段进行补偿。收尾阶段包括根据信噪比的噪声综合。并且将结果赋予信道。比如A=4，左移小数点一位便可以补偿。
图2表示具有3种不同的块FPGA架构：一组的LFSR产生RGR;FQ的G和符号功能的BOX-MULLER变量和中心极限定理累加器。
该寄存器产生量FrROM的地址。从RG的地址开始强制设定为0，如果从Rg1到Rgr地址中有一个一是不同于0（见公式4），则该功能允许使用一个或门在ROM输出。
图二FPGA结构
4位移寄存器的优化
在此架构下，29个均匀分布的变量需要用于产生5个FrROM（每个寄存器4位），GROM（每个寄存器8位）和符号的地址位。
使用位移寄存器是一项经典的技术，通过使用一个不可约多项式[l]的生成伪随机变量。图3示是所谓的“一对多”与多项式的LFSR结构。
左移位移寄存器有n个寄存器，则其周期为。重置后，寄存器状态会被置为“00000”，否则只保持当前状态。29个变量并不需要要用29个逻辑位移寄存器，如果地址为如果该地址位由4个包进行分组，因此需要仅7个左移逻辑位移寄存器，2对G只读寄存器，一个用于和，一个用于每个时钟周期循环。可以减小的LFSR的数量，4位是用为输出和“转移”。例如LFSR寄存器数量为7时，t为时钟周期，寄存器可以被表示为,在每一个4t周期里，每一个时钟周期会进行4位的位移。
这种技术可以在VHDL轻松编码，几乎不会产生任何额外的FPGA逻辑单元。该LFSR函数发生器的代码的附件中给出了任意数量的输出（参数与代码）。图4说明了多项式和4个输出结构的线性反馈移位寄存器。
图4 和4输出的LFSR
表二 LFSR序列
图3和4的LFSR的前12个组合的序列在表2中列出，条件为在初始值被设定为“00001”。本表显示了4-输出LFSR对应四个1输出的LFSR组合。为了满足周期性约束为大于（或），至少需要60个LFSR的寄存器。为了保持最大周期，需要LFSR具有它们之间素周期。为了满足这一条件，我们建议选择从“梅森”数列的第一长度（数使得是一个质数）。
5结果分析
5.1精准度
考虑表1中的参数和介于0到4的x，通过matlab建模我们可以得到介于理想高斯分布与综合后结果的最大相对误差。精度取决于B，位截断操作产生的小数点后的数字，以及积累数A。表三列出了去不同变量A，B时，0.001计数下的最大相对误差。每个B值下的最理想都给出来了。
表三 不同A、B值下的最大相对误差
5.2综合分析
表4结合表1中的参数，A= 4，B =6和长度分别为22,21,20,17,13,7,5,15的LFSR得到结果：
表四 综合结果
综合使用了FPGA ExpressTM和MAX PLUSIITM完成。LFSR的部分单元数量为149。为了不会降低性能水平，4个BOX -MULLER发生器可以平行放置和一次性加入。因此，该硬件规模为4的倍数。图5为以为例获得的相对误差。
图5 为例下的相对误差
误差的出现是由于的取样值不多，当取样数量上升时理论与实际值也更接近。
6.结语
在本文中，用于实时高斯噪声生成和模拟传输信道的新技术通过中心极限定理和BOX-MULLER方法得以实现。硬件通过FPGA逻辑单元结构的优点和芯片上RAM块进行优化。最大误差仅有0.1％情况下得到了一个准最佳高斯噪声。
基于FPGA的数字高斯白噪声应用与设计
摘要-当前再设计数字通信系统中，为了检测通信质量，许多测试需要在噪声环境中进行。普遍的方法是在信道的传输数据中加一个模拟噪声。但是加一个噪声是一个很复杂的问题。本文介绍了一个数字高斯白噪声发生器，并且通过QUARTUS和Modelsim软件来模拟计算机硬件环境，即使此噪声发生器是在FPGA上测试，同时与高斯白噪声进行对比。
关键词-数字噪声发生器，高斯进程，叠加
引言
数字噪声可以用于安全与可靠性分析，也可以用于通信系统中的智能噪声源。在许多的电子设备中，噪声测试都是一项检测设备是否有可靠地抗噪性重要的测试。因此噪声源变得越来越重要。有一种普遍的方法是用信号源产生噪声。但是信号源的价格昂贵并不适用于大众。因此设计一款数字噪声源代替信号源尤为重要。
国内外已经做了很多关于信号发生以及系统运用算法的研究。两种更为普遍的方法如下：意识电子元件热噪声的采集，二是伪随机序列的仿真。前者常被后者代替，因为前者功率谱不平稳难以控制。后者由线性一致，线性位移寄存器等组成。J. OBrien提出一种产生高速伪随机噪声的方法：随机分配通过改变标准噪声源产生高速伪随机序列（高斯分配，正态分配等。）只要简单地改变只读寄存器就可以得到不同的分配模型。80M赫兹噪声发生器用于运行。相关还有一种基于改进过的Ｍ序列的噪声源设计方法。相比于传统的设计方法，在各种方法避免了一下复杂过程：要将Ｍ序列进行过滤，再通过数模转换器产生随机噪声。
在论文中提出了一种新的数字高斯白噪声发生器设计方法。它涉及的思路如下：采纳一种新的方法改变标准噪声源从而产生高斯分配的伪随机数字，并叠加高斯白噪声。叠加后的高斯白噪声仍有原有高斯白噪声的特性。这种方法有可控的功率，平坦的功率谱，高随机性高速，以及高精准度。除此之外，他并不需要模数转换器。这种方法产生的噪声接近于模拟噪声并且扔可以准确测试通行系统的性能，误码率小。
1数字噪声发生器系统综述
由于伪随机码功率谱与噪声特性相似，数字噪声发生器首先产生呈高斯分布的伪随机序列，并将其作为标准的噪声源存入只读存储器。再生成M序列来改变标准噪声源，最后将噪声加入待测试的数据，测试信噪比。数字噪声发生器原理图如下图所示。
特别交代，标准噪声源，标准噪声源的转型和协同发生器都包括在内。
2.1标准噪声源。
条状方法是用分配一致的伪随机整数映射有近高斯分布的伪随机整数。标准噪声源发生器的原理图如图二。概率密度函数图像随着高斯分布弯曲，坐标轴被均匀划分为许多条状。但形状不同平行于纵轴。每个条形区域均分，意味着每个条纹的可能性相同。条纹横坐标的值都是整数，代表着每个条纹的伪随机数字。采纳8比特定量。
线性反馈位移寄存器（LFSR）可以用来产生伪随机比特序列（也可以称作M序列）。LFSR寄存器系列即为M，序列周期为2的M次方减1.。M序列有很多优点，例如有分布几乎一致的01序列，更好的运行长度分布，更简单的计算，使用与或门或者异或门可以得到更低的逻辑延迟。此外，M序列的自相关函数在序列无位移时可以达到峰值，其他情况为-1.传统方法中，多并行LFSR通常用作发生多序列。多线性逻辑位移寄存器依据不同的发生器多项式同时工作。每个LFSR产生的1BIT代表一个二进制伪随机整数。接着我们用产生的伪随机整数作为随机地址，并且根据随机地址从只读存储器中读取标准噪声源。这样我们就改变标准噪声源并且得到了高斯白噪声。因为多个并行的LFSR使用非等长的寄存器，生成的伪随机序列的周期是所有M个序列的最小公倍数。所产生的伪随机整数有最好的随机性。
2.2倍增系数发生
通信系统的性能应测试其性噪比，因此依据信噪比决定倍增系数来控制噪声功率。如表1所示，输入信号功率已知，信噪比和倍增系数一一对应。噪声发声系统的基本原则如上所述。这样的一个系统就可以简单地实现了。然后，只读寄存器的尺寸限制了标准噪声存储，因此噪声的振幅也被限制了。但是此系统也有一个缺陷：在高性噪比情况下，产生的噪声不能满足通行系统的误码率需求。如果用这种方法产生的噪声测试通信系统，误码率会比理论值低，或者在高性噪比的情况下为零。针对这种情况，本文提出了一种新的数字噪声发生器方法：基于高斯过程的叠加数字噪声发生器。这种方法产生的噪声功率是可控的，并有平稳的功率谱，高随机性，高速，高准确率，无需数模转换器。产生的噪声近似模拟型号，在高性噪比的情况下也可以测试通信系统的性能。原理图如图3.
该系统由标准的噪声源产生，标准噪声源改造，随机噪声叠加乘以系数生成。
A标准噪声源发生
根据数字噪声产生的基本原理，分布一致的伪随机整数到伪随机整数的映射是符合高斯分布的。高斯概率密度函数曲线的形状由高斯过程的方差确定。考虑到资源问题和高斯过程特性，本文中高斯过程选择的方差为36。概率密度曲线分为16384条，这意味着标准的噪声具有16384个图像。
B.标准噪声源转型
对个独立同分布的随机噪声应用稳重的方法进行叠加。为了进一步减少不同信道间噪声的相互影响，此方法会基于上述噪声方法转型进行改进。多并行LFSR产生的伪随机整数按位重新排列。通过此法，地址的随机性得到增强，随机噪声有更好的随机性。根据存储标准噪声的为 字节的只读存储器，14LFSR用来产生14位的伪随机整数。14LFSR系列市政对19
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