英语原文共 9 页，剩余内容已隐藏，支付完成后下载完整资料
三相逆变器低计算开销的高效SVPWM算法
摘要 - 提出并开发了三相逆变器空间矢量脉宽调制（SVPWM）的紧凑算法。 通过所提出的方法进行简化，将传统的SVPWM完全通过使用中间矢量分解为快速整数运算，这将适当地抵消剩余过程的冗余计算。 这个概念不仅可以简化两级方案，而且也适用于多级实施。 由于它可以在没有任何乘法器或除法器的情况下实现，所以快速算法特别适用于现场可编程门阵列应用。 然后，构建并测试基于该算法的面积和速度的IP核。 它确保了较低的硬件资源使用率，同时运行速度比一些报告的例子快几倍。 最后，从直流 - 交流逆变器原型获得的实验结果被提出来验证所提出的算法的可行性和有效性。
索引术语 - 数字控制，现场可编程门阵列（FPGA），整数运算，多电平转换器，空间矢量脉宽调制（SVPWM）。
介绍
数十年来，空间矢量脉宽调制（SVPWM）技术已被广泛研究。与基于载波的正弦三角PWM（SPWM）相比，它可以为相同的直流总线电压提供更高的输出电压，更低的开关损耗和更好的谐波性能[1] - [4]，这是一种简单且广泛使用的方案，该方案基于将三角载波信号与正弦参考波形进行比较的原理生成PWM输出[5] - [7]。因此，SVPWM方案成为各种三相功率变换器应用的首选PWM技术[8] - [12]。尽管传统方案在理论上很简单，但实施起来很困难，尤其是随着开关频率的提高（低采样周期）[13]。对于多电平变换器应用，由于空间矢量和冗余开关状态的数量很大，该方案变得更加复杂[14] - [17]。复杂的程序将导致处理时间长和计算资源丰富[18] - [20]。在[21]中，已经研究了一种快速空间矢量调制算法。在文献[22]中详细讨论了60坐标系统中的空间矢量，其特点是输出电压容易实现且谐波含量最小。
为了实现SVPWM算法，数字信号处理器（DSP）被广泛采用[10]，[23]，[24]。但他们通过利用他们的数学导向资源来顺序执行控制程序。也就是说，不同程序的指令一个接一个地执行。因此，在高采样率应用中不应再忽略各种控制程序的相互影响。与软件实现不同，现场可编程门阵列（FPGA）通过使用其可重新配置的硬件来执行整个过程并发操作。由于其强大的计算能力和灵活性，FPGA被认为是提高包括SVPWM算法在内的数字控制器系统性能的合适解决方案[14]，[25] - [28]。但是，以往使用传统方案的结果需要一些复杂的操作，这会导致操作频率低和资源占用量大，有时甚至需要辅助控制器。
本文旨在解决这个问题，以减少常规空间矢量方案在线实现的负担，并且计算开销较低。 提供FPGA实现的体系结构仅采用快速整数运算。 首先，该算法从使用简单坐标变换构建特定中间矢量开始。 然后通过应用这个特定的向量，所有其余的必要过程只能采用有效的操作来实现，如加法器，减法器，移位器等。由于不使用乘法器或除法器，因此算法强度大大降低。 设计了一个使用这种架构的基于FPGA的IP核。 它比传统方法获得更高的操作频率和更少的资源占用。 最后，为了确认所设计的SVPWM发电机的有效性和性能，提出了来自逆变器原型的实验结果。
传统的SVPWM算法
在坐标系中，三相逆变器输出电压的组合形成八个空间矢量（）如图1（a）所示。 有六个非零空间矢量（）形成以原点为中心的六角形，并且两个零空间矢量（）位于原点。 六边形是空间矢量的最大边界，圆是线性调制中正则输出的最大轨迹。 该图还分别说明了六个区域（表示为扇区I-VI）的PWM输出模式。
根据三相（）到两相（）变换，三相输入被转换为参考矢量，可表示为
（1）
图1.（a）空间电压矢量和开关模式。 （b）用和分解（例如在扇区I中）。
对于数字控制应用，参考输入以常规采样间隔进行采样，以确定有效向量的切换持续时间。 也就是说，六边形内的任何参考矢量都可以通过其两个相邻的有效矢量获得。 然后，可以表示为以下等式的函数：
（2）
其中和分别是每个采样周期中的停留时间和，并且k是对应于参考位置的扇区号。 例如，在部门I，k = 1中，持续期间，载体激活持续，载体激活持续。 所有六个部门的原则相似，因此图1（b）仅强调了部门I的关系。 另一方面，考虑到非零空间矢量的大小满足，停留时间可以通过以下等式来评估：
（3）
（
其中是逆变器的直流母线电压，并且是每个采样周期中零矢量的切换持续时间。 假设参考是保持圆形轨迹，然后是，并且输出电压是线性调制中的正弦曲线。 如果需要在过调制区内操作逆变器，则必须考虑更复杂的分类以覆盖饱和范围[29]，这超出了稿件的范围。
表1 在坐标系中识别部门的准则
从图1（a）可以看出，扇区号由参考矢量的角度决定。 一般情况下，k的识别可以通过坐标系中的表I适当的边界条件来处理。 与（3）相同，理论上简单但对非理性系数实施复杂。 另外，在正确计算之后，同时需要组织正确的开关模式。 第四-1节将详细讨论对称的SVPWM策略。
提出的紧凑SVPWM算法
如上所述，由于（3）和表1中的不规则系数，扇区识别和切换时间计算的过程很复杂。为了减少算法强度，本节提出了一种紧凑算法。
- 两级SVPWM算法
不同于采用和的一般方案，所提出的算法采用新的中间变量，并将其定义为
（4）
产量
（5）
即，参考矢量将表示从更改为。
应用（5）来识别扇区位置，改进的扇区识别可以处理表II中列出的简单标准，而不是表I中列出的复杂条件。通过添加和的符号检测，扇区发现标准是直接关系到和而不是关系和。 更重要的是，（5）中的系数将精确抵消剩余信号过程的其他不规则系数。 将（5）应用于（3），停留时间计算可以修改为
（6）
表二
行业标识的简化准则
表三
时间矩阵的系数
当T是驻留时间变换矩阵时
- 中的四个系数将根据k瞬间改变它们的值。 例如，在参考矢量位于扇区I中的情况下，k=1，则,,和。其他扇区位置对应的系数可以从表3中得到，其中在有限集合中具有规则值，。 因此，（6）的计算只需要四个简单的操作，包括。
在线性调制中，众所周知约1.15的调制指数可以没有任何限制地达到。 同时，输出线电压可以达到最大值 。 假设在不失真的情况下的值为，则输出线电压的值为1。此外，处理步骤在（6）中可以被取消，当也被设置为并且都由归一化。因此（3）简化为
图2.坐标中的多层空间矢量图的子集。
当和是的归一化值时成立。
- 多级SPWM算法
在一般水平的SVPWM方案中，大量的开关构成了复杂的组合。 他们的输出形成个向量，将平面分成个三角形如图2所示 ，其中每个区域由向上三角形的集合表示。如果这些空间矢量中的最大值被设置为1，则每个电平空间矢量的大小为。
为了最小化输出电压的谐波失真，应该使用其最近的三个矢量合成参考矢量。例如，设位于三角形ABC中，以及在地区，应该由合成。 然后在时间计算在坐标系可以得到
（9）
当和分别是 的停留时间时，它们的顶点坐标分别是和。将它们代入（9）和相似三角形ABD中同时使用（5）可以算出在坐标系中的停留时间，以下例子可以证明。
例1：在三角形中，三角形以及，的停留时间由下式给出
）
图3.坐标中的多层空间矢量图的子集
例2：在下三角形，三角形以及，的停留时间 由下式给出
将（5）应用于图2，即顶点坐标在坐标系中被转换成。因此，得到一个新的坐标系如图3所示，则新的顶点坐标为和。将它们代入坐标系中的与（9）类似的函数中，将直接得到（10）和（11）相同的结果。基于这个假设，和
可以写出简单的方程式：
在三角形中有：
三角形中。 除了m和n的值不同以外，其他区域中的所有实例都是相似的。应该注意的是在有限集合中具有常规值，则可以将其预先计算并用作常数。
如果N=1，我们将回到如图1（a）所示的两级算法。当加载时，
·在扇区一中，位于三角形时，那么；
·在扇区二中，位于三角形时，那么；
·在扇区三中，位于三角形时，那么；
·在扇区四中，位于三角形则；
·在扇区五中，位于三角形则；
·在扇区六种，位于三角形则。
在上面列出的这些确定的载体中，由（12）和（13）计算的停留时间将得到与使用表III相同的结果。 也就是说，第III-A节中讨论的紧凑两级算法是本小节讨论的多级算法的特例。
四、FPGA实现
正如其他实时数字控制器中常用的那样，定点算法通过考虑处理速度和计算复杂性来适应SVPWM算法的设计。 众所周知，乘以2的幂系数的乘法或除法可以用面积和速度有效的移位操作代替。 然后从（4），（8）和表II和III中，基本计算只是加法器，减法器，移位器等，而不需要乘法器或分频器。 因此，与直接使用（1），（3）和表I相比，算法强度大大降低。
- 建模
图4是根据前一部分提出的紧凑算法的两级SVPWM架构。 它说明该系统由以下信号处理模块组成。
-
- 三相到两相变换（3/2变换）：一个简单的变换，它采用三相输入形成中间变量，和。
- 扇区查找模块（扇区查找）：一个检测器，用于查找参考矢量的位置并确定扇区号。
- 停留时间模块：具有将转换成停留时间的功能。
- 有限状态机模块（FSM）：生成对称SVPWM输出的控制器。
图4.所提出的SVPWM算法的紧凑架构。
模块转换三相参考输入（4）的两阶段中间变量。 如图4所示，该模块是仅在牺牲一些移位器和加法器的情况下才能实现。
扇区查找模块首先确定是否符合，通过使用三个比较器来满足。 随后，扇区号可以由三输入解码器产生，其输出依赖于表II中列出的简单规则。
根据常规方案，驻留时间模块通常是最复杂的块。 在这项研究中，计算 并且基于停留时间矩阵快速实施，其系数列于表III中。 这个简化模块作为解码器工作，其输出依赖于参考矢量的位置。 另外，插入一些后处理以形成以下模块的所需变量。
FSM模块产生对称的PWM输出，如图1（a）所示。 采用八状态FSM来实现具有多个转换弧和3-b输出的该功能如图5所示。例如，在如图6所示的扇区I中，七个部分组合在一个周期内形成一个完整的PWM模式。 同时，采用累加器记录持续时间。 如果作为累加器的一个输入的步进时间\设置为各种参数，则PWM输出的开关频率可以相应改变。 通过分析图4中切换时间和程序之间的关系，可以容易地推导出的正确初始化
图5.对称SVPWM生成FSM的状态图。
图6.基准位于扇区I时的对称PWM输出。
表IV
状态S2 / S3 / S5 / S6中的对称SVPWM输出
表五
资源利用率为8/12/16-B宽度的实体
其中是计数时钟频率，是载波频率，m是每个周期的切换数。一旦累加器输出大于状态转换标志，那么分别设置为有效。一旦FSM改变到下一个状态，这些标志和累加器再次被重置。应该注意的是，S2/S3/S5/S6的输出根据不同的扇区号改变状态，如表4所示。 当序列发生变化如时
完成对称PWM周期。
表六
在EP1C12Q240C8上实现的两级SVPWM的比较（12-B字长）
图7.模拟研究的时序图。
- 资源利用率和工作频率
使用VerilogHDL（IEEE工业标准硬件描述语言之一）在FPGA上实现了8/12/16-b字长的紧凑算法，该算法用于描述数字系统并指定硬件实现。QuartusII软件处理完整的设计流程，包括分析，综合，映射和路由。
表五列出了资源利用的成本。 逻辑单元（LE），逻辑单元（LC）寄存器，LUT / Reg LC和进位链LC的数量均由实体列表（包括3/2转换，扇区查找，停留时间和FSM模块）。 具有特定数据字长度的整个设计需要372/515/643个LE，并且达到一个中等规模FPGA器件EP1C12Q240C8（其中包含12个060 LE [30]）的总LE使用率的约3％/ 4％/ 5％。 很明显，灵活的IP核的硬件成本与处理数据的字长直接相关，但它在中等规模的芯片上仅占一小部分可用资源，即使对于16-B字长的情况。
考虑到运行速度方面，根据8/12/16-b字长完成时序分析。分析结果表明，设计的IP核可以在EP1C12Q240C8器件上分别工作在162/151/148 MHz系统时钟。同时，整个设计只能实现从输入到输出的11个时钟周期延迟。这表示从设计内核输出正确的PWM信号的那一刻起，样本数据可用时的时间小于75 ns，可忽略不计的延迟。 从（14）中，当m=400和从10 kHz变化到1 MHz时，可以设置为1到500.然后，输出基频有可能从0.025 Hz至1.25 kHz，具有高开关频率和定时精
全文共13959字，剩余内容已隐藏，支付完成后下载完整资料
资料编号：[11196]，资料为PDF文档或Word文档，PDF文档可免费转换为Word
以上是毕业论文外文翻译，课题毕业论文、任务书、文献综述、开题报告、程序设计、图纸设计等资料可联系客服协助查找。
